【消息】东芝利用肖特基SD技术晶体管性能得提升

东芝采用属于低电阻金属源-漏极技术——肖特基源-漏极，开发成功了新的晶体管，并公布了其性能改善效果。在日前召开的“2005 Symposium on VLSI Technology”会议上做了技术发表（演讲序号为 9A-3）。 肖特基源-漏极技术是指通过将源-漏极材料由过去的硅变成金属，以大幅降低寄生电阻的技术。过去，曾有人提出在nMOS方面使用 ErSi、在pMOS方面使用PtSi的思路，不过存在的问题是其制作工艺会因2种新材料而复杂化，并且还会导致成本升高。 作为其解决对策，东芝在此次会议上提出了在nMOS和pMOS两方面均使用现有的硅化物材料CoSi2（或者NiSi），利用杂质的种类分别制成nMOS和pMOS的技术。此技术利用了通过对注入杂质的源-漏极进行硅化处理，使杂质偏析至硅化物界面，由此获得使肖物基势垒下降的效应。 东芝在2004年试制的晶体管由于栅极长度长达400nm，因此几乎没有出现肖特基效应。而此次则试制出了栅极长度为50nm的晶体管，验证了肖特基效应。与采用普通的源-漏极技术相比，在固定截止电流的情况下，现已证实能够将导通电流改善约20％，相当于将工艺水平提高1代所取得的效果。 今后东芝将对集成晶体管时的特性误差及可靠性进行验证，力争在2010年以后的32nm工艺（hp45）产品中导入此技术。同时还准备弄清楚肖特基势垒因杂质的偏析而降低的机理。

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